2.5D和3D封装主要区别在于芯片的空间排列差别

Chiplet手艺可将差别工艺和功效的芯片举行异质集成。这种手艺设计的焦点头脑是先分后合
，即先将单芯片中的功效块拆分出来
，再通过2.5D或3D等先进封装方法将其集成为大的单芯片。2.5D和3D封装的主要区别在于是否有芯片与芯片在笔直偏向上的毗连。2.5D封装形式中
，芯片的排列主要在RDL、高密度基板或Interposer上举行平面排布；3D封装形式中
，芯片的排列包括了芯片在笔直偏向上的堆叠
，芯片与芯片之间直接举行键合。2.5D封装与3D封装形式一样平常连系使用以知足系统设计的要求。

图表2：2.5D和3D封装的主要区别在于是否有芯片与芯片在笔直偏向上的毗连

制程越先进且面积越大的SoC芯片
，Chiplet封装的本钱优势越显着

先进制程、大面积、高产量下
，Chiplet集成相关于SoC具有显著优势。若是仅思量生产中的重复性工程用度（RE cost）
，制程提升后硅片缺陷导致的本钱占比逐渐提升
，5nm下800mm?的单片系统中
，硅片缺陷导致的本钱占比达50%以上
，因此多芯片整合能节约更多本钱。将一次性工程用度（NRE cost）思量在内后
，以800mm?的单片系统、2 Chiplet为例：14nm制程、50万产量时
，由于？檎迕婊洗
，D2D接口和封装等一次性开支占较量小
，可是关于每个Chiplet来说
，保存诸如掩模等较高的牢靠一次性开支
，导致Chiplet集成相对SoC并没有本钱优势。在5nm制程下
，当产量抵达200万时
，Chiplet集成的本钱优则最先展现。当系统面积更大时
，随着产量增添
，Chiplet本钱优势将更早展现。

突破SoC面积限制
，Chiplet可在一定水平上缓解“存储墙”问题

Chiplet能够突破SoC单芯片的面积制约
，是系统算力的要害支持。受步进式光刻机单次曝光区域巨细限制
，目今SoC单颗芯片的极限面积通常为800-900mm?
，制约了单芯片系统总算力的提升
，而接纳Chiplet手艺将多颗芯粒举行2.5D/3D集成
，或将突破单颗SoC的面积限制。

Chiplet能够提升通讯带宽
，缓解“存储墙”问题。古板冯·诺依曼盘算架构瓶颈下
，盘算系统算力同时受“功耗墙”“存储墙”和“I/O墙”制约。在存储系统中
，从外部存储、内部存储、高速缓存随处置惩罚器
，响应速率一直增快
，存储容量一直镌汰。其中
，高速缓存介于内存和处置惩罚器之间
，缓解二者速率不匹配的矛盾
，凭证速率递减、容量递增的顺序可分为L1、L2和L3三部分。层层递减的响应速率
，加之存储和互连带宽的生长速率远落伍于处置惩罚器的盘算算力
，在数据频仍的交流历程中
，由通讯带宽和延迟组成的“存储墙”就成为了限制算力的瓶颈。Chiplet接纳高密度、高速封装和互连设计
，将处置惩罚器焦点和存储芯片通过3D堆叠手艺等举行组合封装
，提升了盘算和存储、盘算和盘算之间的通讯带宽
，缓解“存储墙”问题
，提升了芯片算力。

但Chiplet在功耗、散热和面积上可能保存一些取舍

Chiplet性能突出
，但在PPA上面临一定的取舍。1）系统通讯增添功耗：在Chiplet封装中随着堆叠的芯片数目增添
，系统愈发重大
，用于芯片之间通讯的消耗增添
，因此会爆发一定的功耗。2）狭窄的空间对系统散热提出了挑战：芯片堆叠后
，尤其是在3D堆叠中
，芯片在事情中爆发的大宗热量
，在芯片之间距离显着减小的情形下
，对系统散热设计也提出了较高的挑战；3）成熟制程下Chiplet本钱优势不显着：随着芯片面积增添
，Chiplet本钱优势才最先展现
，可是在14nm制程下这种优势并不显著。在5nm制程下
，当芯片面积大于700mm?时
，Chiplet才最先具有显著本钱优势。关于小面积的单芯片
，Chiplet并非最优解。关于成熟制程和小面积SoC而言
，现在接纳chiplet手艺的本钱可能远超单颗SoC的本钱。