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芯片封装之2D封装 ，2.5D封装 ，3D封装各有什么特点优势先容

尊龙凯时科技 ? 13649 Tags：TSV手艺3D封装手艺摩尔定律

首先 ，我们先要相识一下 ，什么是芯片的“封装” 。芯片从设计到生产再到消耗者手中是个极其重大的历程 ，设计公司做完逻辑和物理设计 ，将最终设计效果交给芯片代工厂 。代工厂经由无数重大的流程 ，最终会在一块大的晶圆上做出许许多多的小芯片 。而这一个个的小芯片 ，则被称为“die” 。为什么要叫这么一个不吉祥的名字 ？有一种说法是说 ，早期芯片生产工艺水平缺乏 ，切割出的芯片良品率很低 ，经常就“die”了 ，因此 ，工程师们才给它取了这么一个自嘲的名字 。而从这个“小道新闻”中 ，列位读者应该能意识到 ，die很是很是懦弱 ，因此不可直接使用 ，需要再给它加上一层；た ，而这个历程 ，就叫做“封装” 。简朴点说 ，封装手艺需要将die牢靠在基板（substrate）上 ，然后将die上的引脚毗连到芯片外壳的引脚上 。

最基础的封装工艺即为：引线键合（wire-bonding）封装 ，其整体上十分简朴 ，就是把die正面朝上牢靠到基板之上 ，再用导线 ，将die的引脚和基板毗连（称之为‘键合’） ，最后把整个芯片封装起来 ，密封用的质料有塑料 ，陶瓷等 。这种封装手艺的优点是生产工艺相对简朴 ，本钱较低；弱点是封装完的芯片尺寸比die的尺寸大许多 ，且芯片管脚数受限 。

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引线键合（wire-bonding）封装

之后 ，随着手艺的前进 ，又泛起了“倒装” ，即将die的正面朝下 ，提前做好焊点的手艺 ，倒装的应用使得封装尺寸和芯片靠近 ，并且有更多的引脚 ，可是随着芯片功效越来越多 ，I/O数目急剧增添 ，古板的封装已经难以知足要求 。厥后据此还衍生出了Fan-Out WLP（Wafer Level Packages） ，也叫FOWLP手艺 ，可是文章篇幅有限 ，有兴趣的读者可以自行相识 。   

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上文中所言都是单独die的封装 ，一颗完整的现代芯片 ，单个die是远远不敷的 ，需要将多个die封装在一起 ，而这之中的封装方法即是2D ，2.5D ，3D封装 。


2D封装手艺

最简朴的步伐 ，即是最简朴的“2D封装” ，即：将多颗die正面朝下 ，焊接到基板上 ，die与die之间的互连就靠基板上的走线 。这种步伐的弱点是基板上的布线密度低 ，因此die与die之间的互连受限 。而为相识决布线密度的问题 ，芯片封装来到了2.5D阶段 。

2.5D封装手艺


2.5D封装之中的代表就是台积电推出的CoWoS手艺 。台积电为相识决die和die之间的布线密度问题 ，在die和基板之间加入了一层“硅中介层” 。Die和die之间并不直接毗连 ，而是与中介层毗连 ，也就是说硅中介层充当了die-die互连和die-substrate互连角色 。由于中介层的布线可以直接使用半导体工艺制造 ，因此其布线密度得以大幅提升 。这种手艺的弱点也是十明确显 ，由于中介层也是使用半导体工艺制造 ，其本钱很难下降 ，其面积也严重受到半导体工艺的限制 ，很难做大 。


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2.5D封装

随后 ，为了降低这本钱不低的中介层面积 ，英特尔发明了EMIB ，将die-die的互连用“硅桥（Si Bridge）”实现 ，且硅桥嵌入在基板内部 ，die-substarte的毗连通过古板要领实现 。这种做法可以大大降低硅中介层的面积 ，镌汰本钱 ，减轻多die封装的限制 。   

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英特尔EMIB封装

从上文中的形貌中列位读者也允许以发明 ，无论是2D封装照旧2.5D封装 ，所有的die都是在统一平面之内 ，以是 ，这也就注定了要想用更多的die ，就要更大的封装面积 ，这关于需要小型化的芯片来说无疑是南辕北辙 ，注定了一颗芯片中不可有太多die 。那怎么办呢 ？工程师们给出了他们的解决计划：把die像大楼一样 ，垒起来！

从2D到3D ，这就是一个很大的前进 。2D到3D ，包括晶体管的架构 ，从原来平展式的晶体管 ，现已酿建设体式晶体管 。除了在芯片上的晶体管最先酿成3D之外 ，封装部分也把它酿成了3D 。

3D封装手艺


在3D封装中 ，工程师们通过笔直堆叠芯片 ，用更短的互连和高带宽毗连起来 ，进一步填补了二维封装设计中的缺陷 。在古板的2D封装中 ，往往需要大宗远距离连线 ，电路中控制电容、电阻的充放电造成的信号延迟 ，即RC延时难以控制 。为了提高信号传输速率 ，必需降低RC延迟 ，那么用3D封装的短程笔直互连来替换2D封装的长程互连是封装工艺手艺向更高阶生长的必定趋势 。

而实现在3D封装的要害手艺就是TSV硅通孔手艺 。简朴来讲 ，TSV手艺通过在芯片与芯片之间、晶圆和晶圆之间制作笔直导通 ，通过导电物质的填充分现硅通孔的笔直电气互联 ，它是现在唯一能实现笔直电互联的手艺 。这种手艺看上去十分完善 ，可是难度太高 ，本钱太大 。试想一下 ，在又薄又懦弱的玻璃片上打许多通孔 ，再把这些经由处置惩罚之后越发懦弱的芯片垒成“摩天大楼” ，听着就十分难题 。因此 ，TSV手艺在1958年被威廉·肖特基(William Shockley)第一次申请专利之后 ，直到40多年后的21世纪才逐渐走向商用 ，2000 年 ，日天职别率先研发出第一款三层堆叠的图像传感器和三层堆叠的存储器件 。2005 年 ，10 层堆叠的存储芯片被研制出来 。2007 年集成 TSV 的 CIS 芯片由 Toshiba 公司量产商用 ，同年 ST Microelectronics 和 Toshiba 一起推出 8 层堆叠的 NAND 闪存芯片 。2013 年第一款 HBM 存储芯片由韩国 Hynix 推出 。2015 年 ，第一款集成 HBM 的 GPU 由 AMD 推出 。   

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现在 ，所有的3D封装手艺都是基于TSV手艺之上 ，随着市场关于芯片算力要求的一直提高 ，和摩尔定律逐渐难以“遵守”的压力 ，各大厂商纷纷推出自己的手艺 ，较量有代表性的是台积电的SoIC手艺和英特尔的Foveros手艺 。

芯片封装洗濯：

尊龙凯时科技研发的水基洗濯剂配合合适的洗濯工艺能为芯片封装条件供清洁的界面条件 。

水基洗濯的工艺和装备设置选择对洗濯细密器件尤其主要 ，一旦选定 ，就会作为一个恒久的使用和运行方法 。水基洗濯剂必需知足洗濯、漂洗、干燥的全工艺流程 。

污染物有多种 ，可归纳为离子型和非离子型两大类 。离子型污染物接触到情形中的湿气 ，通电后爆发电化学迁徙 ，形成树枝状结构体 ，造成低电阻通路 ，破损了电路板功效 。非离子型污染物可穿透PC B 的绝缘层 ，在PCB板表层下生长枝晶 。除了离子型和非离子型污染物 ，尚有粒状污染物 ，例如焊料球、焊料槽内的浮点、灰尘、灰尘等 ，这些污染物会导致焊点质量降低、焊接时焊点拉尖、爆发气孔、短路等等多种不良征象 。

这么多污染物 ，究竟哪些才是最备受关注的呢 ？助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中 ，它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种因素 ，焊后必定保存热改性天生物 ，这些物质在所有污染物中的占有主导 ，从产品失效情形来而言 ，焊后剩余物是影响产品质量最主要的影响因素 ，离子型残留物易引起电迁徙使绝缘电阻下降 ，松香树脂残留物易吸附灰尘或杂质引发接触电阻增大 ，严重者导致开路失效 ，因此焊后必需举行严酷的洗濯 ，才华包管电路板的质量 。

尊龙凯时科技运用自身原创的产品手艺 ，知足芯片封装工艺制程洗濯的高难度手艺要求 ，突破外洋厂商在行业中的垄断职位 ，为芯片封装质料周全国产自主提供强有力的支持 。

推荐使用尊龙凯时科技水基洗濯剂产品 。



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