将存储器叠层在逻辑器件上看似较量合理，这可以实现更大规模的小型化、性能和本钱效益。然而，看似切合逻辑的想法却并非云云简朴。由于逻辑处置惩罚器是逻辑加存储设置或叠层中价值较高的器件，逻辑器件制造商在将他们的逻辑器件与存储器件集成时遇到很大难题。他们预计购置晶圆形式的存储器，但这并不是他们自身的产品，因此他们对存储器件的测试良率、交互作用和质量很是体贴。别的，存储器测试的专业性很是强，最好留给存储器制造商来完成，并可审查测试效果，以免遇到意想不到的重大性和高本钱。经由前期一再倒运的实验，大大都想将逻辑与存储器件集成在统一封装体内的逻辑器件制造商都在焦虑地寻找更好的要领。

 PoP解决计划

 PoP被以为是更好的计划，可在统一封装体内集成逻辑和存储器件（图1）。PoP的底部可

容纳逻辑器件，这种封装的底面可以处置惩罚高引脚数，要求器件接纳细小的焊球间距。PoP的顶部可容纳存储器件或器件叠层。由于存储器件一样平常要求引脚数较低，可以通过周边阵列来处置惩罚，即在两个封装体互连的封装边沿处。封装体的底部可以由逻辑器件制造商来制造和测试——每个都会影响他们焦点的能力和手艺。在一个封装内集成外来的芯片所造成的责任问题可以消除了，由于每个制造商只认真他们自己的封装。终端用户、手持装备制造商可以通过调配来赚钱，即古板的存储器供应商来供应顶部封装，逻辑器件供应商来提供底部封装。他们的设置也较量无邪，有多个存储器货源和封装类型，可以与多个处置惩罚器封装类型和供应商相匹配。

若是逻辑器件和存储器件都被集成到统一个叠层封装中，那么手机制造商则无需再列出特定的器件组合计划。通过JEDEC的电学（取决于内部存储器的设置）和机械标准，可以无邪地实现顶部存储器件封装与底部逻辑器件封装的组合。底部封装也遵守JEDEC的机械标准。这样的标准化允许制造商设计并生产能够相互兼容的产品，这也是为什么PoP终于成熟，并且在已往几年内投放市场举行大宗生产的一个基来源因。

今天，将PoP投入量产并不轻松，犹如所有新型封装手艺一样，尚有许多障碍需要战胜。为实现无邪的PoP结构，封装叠层需要在PCB上同时塑模并再回流。此前并禁止易实现，需要手机制造商或者其电子制造效劳提供商（基板组装）举行开发和优化。两个球栅阵列（BGA）封装不但可以在相互的顶部举行再回流，并且再回流两个很是薄的、相对大些、窄间距的BGA在某种水平上也是新的挑战。由于两种封装的间距都相对较窄（一样平常为0.65 mm的间距或者小于封装体到封装体之间的互连），再回流历程中每个封装体能够遭受的翘曲量是很是有限的。以前，再回流历程中封装翘曲并不是影响外貌贴装良率的主要思量因素。

现在已经可以怀抱并控制封装翘曲。使问题进一步重大的缘故原由是该结构很难控制底部PoP的翘曲。底部PoP的外围缺乏模塑密封质料，可以互连到顶部封装（图2）。因此，外围由一个无支持的封装基板组成。为了降低整个叠层PoP的高度，基板又被尽可能地做薄。由于基板会由于再回流的温度而膨胀（所有PoP都在稍高的再回流温度下接纳无铅焊球，而非共晶锡铅焊球），这样的设置会内在的导致翘曲。封装尺寸、器件尺寸、基板厚度和因素、模塑密封质料、裸片粘接厚度和质料全都在决议底部PoP翘曲中施展主要作用。同样地，必需对它们举行优化才可能生产出知足外貌组装良率要求的底部PoP。一样平常而言，若是PoP叠层无法再回流到PCB上，就无法选择重做，因此关于基板组装时首次通过的良率要求是很是高的。

控制顶部封装的翘曲也是一项挑战。顶部PoP内部可叠层2至5片裸片。这些器件的尺寸林林总总：一些器件尺寸相同或相近，需要在叠层裸片之间接纳距离夹层，这样才华使引线键合到基板上。虽然再回流时视察封装的顶部会发明一样平常底部PoP的形状有些凹陷，然而顶部PoP的形状也会凹陷或凸起。只管顶部PoP将模塑密封质料扩展到封装边沿，通常爆发的翘曲小于底部PoP，顶部PoP的翘曲必需经常容忍底部封装的翘曲或者坚持绷紧状态以允许底部封装中更高的翘曲。封装质料和厚度的优化关于顶部PoP实现及格的外貌组装良率是很是主要的。再回流历程中以顶部和底部封装为目的的翘曲最初约莫80μm。然而，随着大宗的视察，关于0.65 mm的封装到封装互连间距，一些主顾已经将翘曲目的降低到60μm。

PoP堆叠芯片洗濯：PoP堆叠芯片/Sip系统级封装在mm级别间距举行焊接，助焊剂作用后留下的活性剂等吸湿性物质，较小的层间距如存有少量的吸湿性活性剂足以占有相对较大的芯片空间，影响芯片可靠性。要将有限的空间里将残留物带离扫除，洗濯剂需要具备较低的外貌张力渗入层间芯片，抵达将残留带离的目的。尊龙凯时科技研发的洗濯剂具有卓越的渗入能力，以确保芯片间残留活性剂被彻底扫除。

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